基于ARM处理器，台积电65纳米测试芯片功耗降低一半

2006

11-06

11:00:07

 172

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台积电和ARM日前宣布，双方在65纳米低功耗测试芯片上的设计合作显著降低了其动态功率和耗散(Leakage)功率。两家公司认为创新的低功耗设计技术对于zui终的成功起到了关键的作用。

长达一年的合作成果是一片拥有*功耗管理技术的基于ARM926EJ-S处理器的65纳米测试芯片。通过采用动态电压和频率缩放技术，测试芯片可以在针对各种运行模式的zui低可能功耗水平下运行。这样，ARM测试芯片将动态功耗降低了50%以上。此外令人瞩目的是在这个台积电65LP低耗散工艺上，*的功率门控技术进一步把待机耗散降低了8倍。

ARM Fellow David Flynn表示：“随着移动设备使用*的处理程序来提供更强大的功能和性能，功耗效率成为半导体行业面临的zui严峻的挑战。ARM和台积电合作开发65纳米和45纳米技术，这个项目表明通过技术合作以及全功能芯片的实现，我们可以降低耗散功率和动态功率。”

据介绍，测试芯片整合了低功耗存储宏单元、电平切换开关、双稳态多谐振荡器以及为多电压定制的工艺库中的绝缘单元。台积电和ARM在功耗管理方面的合作是其为提供强大的低功耗性能所制定的广泛的策略中的一个组成部分。通过这个测试芯片项目所开发的新的功耗管理特性包括：

·多隅时钟关闭功能。它能够预测电压缩放带来的对于提供不同临界电压的工艺库单元的时钟影响。该技术可以辨认关键途径中的切换并在设计周期中的任意一点对它们进行标记以作时钟分析。

·多临界CMOS技术同动态电压和频率缩放(DVFS)的共同应用可以降低不同运行状态下的动态和待机（耗散）功耗。

·设计方法被用于功率门控单元唤醒/睡眠控制以及电压岛的功率隔离和时钟停止。

·ARM智能能源管理(IEM)动态电压和频率缩放，目前已扩展至可支持利用功率门控的耗散控制和利用软件控制的状态保持。

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